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课程大纲

RISC-V架构基础与生态系统概述

RISC-V ISA格局与行业采用

  • 开放ISA理念与RISC-V国际标准化格局
  • RISC-V的思维模型:加载-存储架构、寄存器文件、字节序
  • 与ARM、x86和POWER的对比:异构计算架构的权衡
  • 生态系统成熟度评估:SiFive、T-Head、西部数据及不断壮大的开源硅社区
  • 标准化接口:RISC-V特权ISA、机器软件抽象层(MSBL)

内存模型与ABI合规性

  • 非特权架构规范:CSR映射、异常处理与内存层次结构
  • RV32I/RV64I指令集与跨平台二进制可移植性的ABI合规性
  • 多处理器系统的内存排序约定与屏障指令

RISC-V汇编编程与编译器工具链

低级指令编程

  • 基础整数指令(I)、乘除(M)、原子操作(A)扩展
  • 针对32位和64位RISC-V目标的位宽感知编程策略
  • 嵌入式与实时软件系统的调用约定与栈帧管理

编译器工具链熟练度

  • 基于LLVM的编译器工具链:Clang、LLVM、Binutils用于RISC-V交叉编译
  • 裸机与RTOS环境中的链接器脚本、段与内存布局配置
  • 编译器内置函数、优化级别与基于性能分析的代码调优
  • 开源工具链开发工作流:构建、测试与打包自定义GCC/Clang工具链

嵌入式系统开发与实时操作系统

裸机与RTOS编程

  • Rust系统编程用于RISC-V:零成本抽象、不安全内存管理与裸机开发
  • 无标准库环境:自定义链接器、设备驱动程序开发与内存映射I/O
  • Zephyr RTOS与Buildroot BSP开发用于RISC-V目标
  • 外设接口:GPIO、I2C、SPI、UART与DMA控制器编程

功耗与性能优化

  • 时钟门控、电源域管理与低功耗模式优化
  • 使用仿真分析器与硬件性能计数器进行周期精确的性能分析
  • 安全关键应用的实时中断延迟调优

Linux内核与引导程序开发用于RISC-V

引导固件与引导程序生态系统

  • OpenSBI(SBI规范实现):引导程序固件开发
  • UEFI/EDK II在RISC-V上的应用:现代固件引导栈开发
  • Coreboot与U-Boot移植用于RISC-V单板计算机

Linux内核集成

  • RISC-V主线内核贡献:设备树覆盖、CPU拓扑与中断控制器(AIA)驱动开发
  • 定制SoC平台的供应商BSP开发与内核配置
  • 文件系统支持、网络栈与容器化支持(Docker、Kubernetes)在RISC-V主机系统上的应用

RISC-V SoC设计与FPGA原型开发

多核SoC架构与集成

  • RISC-V多核处理器的片上网络(NoC)设计方法
  • Axi4/CHI缓存一致性与处理器间通信协议
  • 开源IP集成:OpenCores、ChIPS框架与供应商RTL组件
  • 总线矩阵设计与内存控制器集成(DDR、SRAM、eMMC、PCIe)

基于FPGA的处理器原型开发

  • RISC-V核心的FPGA综合与实现(如BOOM、VexRiscv、PULP)
  • SystemVerilog断言(SVA)与基于UVM的功能验证方法
  • 形式验证工具与基于属性的测试用于RISC-V核心验证

RISC-V向量扩展与领域特定加速

RVV(RISC-V向量)扩展深入探讨

  • 向量加载/存储、向量融合乘加(VFMA)与矩阵计算加速
  • 可变长度向量操作(VL、VLEN)用于工作负载优化的SIMD执行
  • 向量掩码操作、段控制与数据类型灵活性用于DSP与ML工作负载

自定义DSP与领域特定指令设计

  • 通过自定义扩展与基于CBAR的操作数接口设计领域特定加速器
  • 自定义指令生成的编译器前端修改与代码生成
  • 生产SoC中加速器集成的硬件-软件划分策略

AI加速与边缘机器学习在RISC-V上的应用

RISC-V处理器的NPU设计与集成

  • 神经网络处理单元架构:脉动阵列、张量核心与权重压缩用于片上AI加速
  • 模型量化技术(INT8、INT4、FP8)用于RISC-V的边缘部署
  • 框架兼容性:TensorFlow Lite Micro、ONNX Runtime与PyTorch Edge在RISC-V目标上的应用

AI工作负载的异构计算

  • RISC-V主机CPU与AI加速器NPU的协同设计用于实时推理管道
  • 内存子系统优化:HBM/DDR带宽管理用于ML模型权重与激活
  • 边缘AI推理系统的热与功耗预算

RISC-V上的硬件安全与机密计算

物理内存保护与可信执行

  • 物理内存保护(PMP)与页表遍历安全机制
  • RISC-V的安全Enclave/TEE架构:OP-TEE集成、SEV类可信执行环境
  • 引导链安全:信任根、安全引导与测量启动认证

密码学加速

  • RISC-V密码学扩展(Zk、Zkr、K扩展):SHA、AES、RSA、RSA-PSS与ECC加速
  • 下一代RISC-V处理器的后量子密码学(PQC)集成
  • 侧信道攻击缓解技术:恒定时间编程、掩码与硬件随机数生成器

高级自定义架构与ISA扩展设计

领域特定架构与自定义指令扩展

  • ISA扩展设计方法:编码、编码表、ABI影响分析与RISC-V国际规范提交流程
  • 自定义寄存器文件设计,使用CBAR(自定义基址寄存器)进行操作数调度
  • 指令流水线、冒险检测与流水线修改用于自定义扩展

自定义架构修改的验证与签核

  • 自定义扩展的测试平台设计:定向与约束随机激励生成
  • 回归测试框架与覆盖驱动验证用于架构修改
  • 互操作性测试:确保自定义指令在现有ABI约束下正常工作

安全关键与汽车RISC-V应用

功能安全与汽车标准合规性

  • RISC-V汽车处理器的ISO 26262功能安全合规性
  • RISC-V硅IP的ASIL-Q分类与安全手册开发
  • 安全关键RISC-V系统的确定性中断处理、锁步核心对与内存保护

工业实时与边缘计算应用

  • IEC 61508 SIL合规性与RISC-V多核平台上的确定性调度
  • 基于RISC-V的工业物联网网关开发:连接性、边缘分析与OTA固件更新系统

毕业项目:端到端RISC-V系统开发

全生命周期项目

  • 架构规范:为定义用例设计ISA扩展与核心配置
  • 使用SystemVerilog进行RTL实现,包含UVM测试平台与形式验证覆盖
  • FPGA原型开发、引导固件开发与裸机驱动栈集成
  • Linux BSP与工具链定制用于自定义RISC-V核心
  • AI工作负载部署:NPU集成、模型量化与性能基准测试
  • 安全验证:PMP执行、安全引导与密码学加速基准测试
  • 技术架构文档、IP策略分析与跨职能团队演示

要求

无。

 21 小时

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